DESAIN DAN SIMULASI ARITHMETIC LOGIC UNIT DENGAN VHDL UNTUK PROCESSOR ELEMENT RISC ARSITEKTUR PARALEL PENGOLAHAN CITRA LAPCAM

Abstract

            Sebuah konsep baru arsitektur paralel untuk pengolahan citra LAPCAM (Linear Array of Processor with Content Addressable Memory), sedang dikembangkan. LAPCAM terdiri dari tiga komponen utama, yaitu Processor Element (PE), Memori MAM, dan Jaringan interkoneksi OAC. Arsitektur LAPCAM, mempunyai feature yang optimal antara jumlah Processor Element (PE) dan kecepatan eksekusi. Selain itu LAPCAM mempunyai jenis memori dan jaringan interkoneksi yang baru, MAM (Multi-mode Access Memory) dan OAC (Orthogonal Addressable Crossbar). Element yang unik ini menjadikan LAPCAM sebagai suatu arsitektur paralel yang optimal untuk berbagai macam permasalahan pengolahan citra. Dalam tulisan ini, akan dikupas secara rinci, disain dari sebuah Arithmetic Logic Unit (ALU) yang merupakan bagian terpenting dari Processor Element (PE), dengan menggunakan VHSIC Hardware Description Language (VHDL). Simulasi akan dikerjakan menggunakan Software Max+plus II dari ALTERA. Dari hasil simulasi diperlihatkan bahwa keluaran WR_C dan WR_Z hanya akan aktif pada instruksi-instruksi ADD dan SUB saja.